1、下面是一些基本的數(shù)字電路知識問題，請簡要回答之。
(1)什么是Setup和Hold時間？
答：Setup/HoldTime用于測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間(SetupTime)是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)能夠保持穩(wěn)定不變的時間。輸入數(shù)據(jù)信號應提前時鐘上升沿(如上升沿有效)T時間到達芯片，這個T就是建立時間通常所說的SetupTime。如不滿足SetupTime，這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿到來時，數(shù)據(jù)才能被打入觸發(fā)器。保持時間(HoldTime)是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)保持穩(wěn)定不變的時間。如果HoldTime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。
(2)什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？
答：在組合邏輯電路中，由于門電路的輸入信號經(jīng)過的通路不盡相同，所產(chǎn)生的延時也就會不同，從而導致到達該門的時間不一致，我們把這種現(xiàn)象叫做競爭。由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
(3)什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？
答：線與邏輯是兩個或多個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用OC門來實現(xiàn)(漏極或者集電極開路)，為了防止因灌電流過大而燒壞OC門,應在OC門輸出端接一上拉電阻(線或則是下拉電阻)。
(4)什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)別？
答：同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系.電路設計可分類為同步電路設計和異步電路設計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。異步電路具有下列優(yōu)點：無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性。
(5)你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？
答：常用的電平標準，低速的有RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL等，高速的有LVDS、GTL、PGTL、CML、HSTL、SSTL等。
一般說來，CMOS電平比TTL電平有著更高的噪聲容限。如果不考慮速度和性能，一般TTL與CMOS器件可以互換。但是需要注意有時候負載效應可能引起電路工作不正常，因為有些TTL電路需要下一級的輸入阻抗作為負載才能正常工作。
2、你所知道的可編程邏輯器件有哪些？
答：ROM(只讀存儲器)、PLA(可編程邏輯陣列)、FPLA(現(xiàn)場可編程邏輯陣列)、PAL(可編程陣列邏輯)GAL(通用陣列邏輯)，EPLD(可擦除的可編程邏輯器件)、FPGA(現(xiàn)場可編程門陣列)、CPLD(復雜可編程邏輯器件)等，其中ROM、FPLA、PAL、GAL、EPLD是出現(xiàn)較早的可編程邏輯器件，而FPGA和CPLD是當今最流行的兩類可編程邏輯器件。FPGA是基于查找表結(jié)構(gòu)的，而CPLD是基于乘積項結(jié)構(gòu)的。
3、用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯
4、請簡述用EDA軟件(如PROTEL)進行設計(包括原理圖和PCB圖)到調(diào)試出樣機的整個過程，在各環(huán)節(jié)應注意哪些問題？
答：完成一個電子電路設計方案的整個過程大致可分：(1)原理圖設計(2)PCB設計(3)投板(4)元器件焊接(5)模塊化調(diào)試(6)整機調(diào)試。注意問題如下：
(1)原理圖設計階段
注意適當加入旁路電容與去耦電容；
注意適當加入測試點和0歐電阻以方便調(diào)試時測試用；
注意適當加入0歐電阻、電感和磁珠（專用于抑制信號線、電源線上的高頻噪聲和尖峰干擾）以實現(xiàn)抗干擾和阻抗匹配；
(2)PCB設計階段
自己設計的元器件封裝要特別注意以防止板打出來后元器件無法焊接；
FM部分走線要盡量短而粗，電源和地線也要盡可能粗；
旁路電容、晶振要盡量靠近芯片對應管腳；
注意美觀與使用方便；
(3)投板
說明自己需要的工藝以及對制板的要求；
(4)元器件焊接
防止出現(xiàn)芯片焊錯位置，管腳不對應；
防止出現(xiàn)虛焊、漏焊、搭焊等；
(5)模塊化調(diào)試
先調(diào)試電源模塊，然后調(diào)試控制模塊，然后再調(diào)試其它模塊；
上電時動作要迅速，發(fā)現(xiàn)不會出現(xiàn)短路時在徹底接通電源；
調(diào)試一個模塊時適當隔離其它模塊；
各模塊的技術指標一定要大于客戶的要求；
(6)整機調(diào)試
如提高靈敏度等問題
5、基爾霍夫定理
KCL：電路中的任意節(jié)點，任意時刻流入該節(jié)點的電流等于流出該節(jié)點的電流（KVL同理）
6、描述反饋電路的概念，列舉他們的應用
反饋是將放大器輸出信號(電壓或電流)的一部分或全部，回收到放大器輸入端與輸入信號進行比較(相加或相減)，并用比較所得的有效輸入信號去控制輸出，負反饋可以用來穩(wěn)定輸出信號或者增益，也可以擴展通頻帶，特別適合于自動控制系統(tǒng)。正反饋可以形成振蕩，適合振蕩電路和波形發(fā)生電路。
7、負反饋種類及其優(yōu)點
電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋
降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展，放大器的通頻帶，自動調(diào)節(jié)作用
8、放大電路的頻率補償?shù)哪康氖鞘裁�，有哪些方�?/p>
頻率補償是為了改變頻率特性，減小時鐘和相位差，使輸入輸出頻率同步
相位補償通常是改善穩(wěn)定裕度，相位補償與頻率補償?shù)哪繕擞袝r是矛盾的
不同的電路或者說不同的元器件對不同頻率的放大倍數(shù)是不相同的，如果輸入信號不是單一頻率，就會造成高頻放大的倍數(shù)大，低頻放大的倍數(shù)小，結(jié)果輸出的波形就產(chǎn)生了失真
放大電路中頻率補償?shù)哪康模阂皇歉纳品糯箅娐返母哳l特性，二是克服由于引入負反饋而可能出現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。
在放大電路中，由于晶體管結(jié)電容的存在常常會使放大電路頻率響應的高頻段不理想，為了解決這一問題，常用的方法就是在電路中引入負反饋。然后，負反饋的引入又引入了新的問題，那就是負反饋電路會出現(xiàn)自激振蕩現(xiàn)象，所以為了使放大電路能夠正常穩(wěn)定工作，必須對放大電路進行頻率補償。
頻率補償?shù)姆椒ǹ梢苑譃槌把a償和滯后補償，主要是通過接入一些阻容元件來改變放大電路的開環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán)
9、有源濾波器和無源濾波器的區(qū)別
無源濾波器：這種電路主要有無源元件R、L和C組成；
有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。
10、名詞解釋：SRAM、SSRAM、SDRAM、壓控振蕩器(VCO)
SRAM：靜態(tài)RAM；DRAM：動態(tài)RAM；SSRAM：SynchronousStaticRandomAccessMemory同步靜態(tài)隨機訪問存儲器，它的一種類型的SRAM。SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均與時鐘信號相關。
這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：SynchronousDRAM同步動態(tài)隨機存儲器。
